Micron: Nicht die Chips, sondern die Kühlung bremst jetzt die KI

Scott J. DeBoer, Präsident sowie Chief Technology and Product Officer von Micron Technology, hielt beim Master Forum der SEMICON Taiwan 2026 am 2. September im Nangang Exhibition Center in Taipeh die Keynote „From Silicon Innovation to System Intelligence: Architecting the Next Wave of AI". Sein zentraler Satz gab den Ton für den Tag vor: KI wächst inzwischen im Tempo des Speichers. Jahre technischer Fortschritte hätten mehr Effizienz aus jedem Bit und mehr Bandbreite aus fester Kapazität herausgeholt, so DeBoer – das reiche aber bei Weitem nicht aus, um den weltweiten Ausbau von Rechenzentren zu decken. Speicher werde noch jahrelang „schwer unterversorgt" bleiben, warnte er.

Bandbreite, Kapazität, Kühlung: Das eiserne Dreieck der KI

Um die drei Dimensionen eines Speichersystems zu beschreiben, griff DeBoer zu einem Autovergleich, den er nach eigenen Worten erst an jenem Morgen entwickelt hatte. Bandbreite ist die Motorleistung – sie muss immer weiter steigen, um die Rechenleistungsgewinne zu liefern, die inzwischen als selbstverständlich gelten. Kapazität ist der Tank: Fehlt Bandbreite, braucht ein System keine große Kapazität, doch steigt die Bandbreite, muss die Kapazität in einem sich selbst verstärkenden Kreislauf mitwachsen. Das dritte Element, die Kühlung, sind die Reifen – ein noch so großer Motor und ein noch so voller Tank nützen nichts, wenn die Reifen platt sind. Das Wärmemanagement habe sich im vergangenen Jahr drastisch verändert, so DeBoer: Während Partner gemeinsam die Bandbreite immer weiter nach oben treiben, sei das Abführen der Wärme aus dem System zum Faktor geworden, der letztlich bestimmt, wie schnell diese Bandbreite tatsächlich laufen kann. Alle drei Bedingungen müssten gleichzeitig erfüllt sein – das sei die eigentliche Bedeutung davon, dass „KI im Tempo des Speichers wächst".

Die speicherinterne Version des Moore'schen Gesetzes verlaufe nach wie vor exponentiell, so DeBoer. In seinen 30 Jahren in der Branche habe DRAM 15 Prozessknoten durchlaufen, wobei das Wachstum zunehmend aus architektonischen Neuentwürfen statt aus reiner geometrischer Verkleinerung stamme – und weitere derartige Sprünge stünden bevor. Die Dichte modernster DRAM-Chips sei inzwischen so hoch, dass mehr als 1.500 DRAM-Kondensatoren in die Breite eines menschlichen Haares passen. Überträgt man dieses Tempo auf ein Auto, ergibt sich laut DeBoer Folgendes: Ein Porsche von 1995 mit 270 PS, einem Preis von 60.000 Dollar und einem Verbrauch von 23 Meilen pro Gallone hätte heute fast 3 Millionen PS, würde 5 Dollar kosten und 23.000 Meilen pro Gallone schaffen.

Drei ungelöste Engpässe beim fortschrittlichen Packaging

• Seitlicher Druck auf fortschrittliches Packaging: Weil Speicher immer mehr Daten in Logikchips einspeisen muss, steigt der Druck, auf begrenzter Fläche mehr Ein-/Ausgabe-Verbindungen (I/O) unterzubringen. Wafer-zu-Wafer-Bonding, in der NAND-Fertigung bereits Standard, soll künftig auch bei DRAM zum Einsatz kommen – Fertigbarkeit und Prozesskontrolle müssen dafür aber noch erheblich verbessert werden.
• Fertigungsreife des Hybrid Bonding – der eigentliche Engpass: Hybrid Bonding wird in der Branche bislang nur in relativ kleinem Maßstab eingesetzt. Die Prozesse für Die-zu-Wafer, Stapelung, Messtechnik und die Bondphysik selbst müssen erheblich reifen, bevor zuverlässiges Bonding bei sehr hohen Stückzahlen stabil möglich ist. Die Fähigkeiten zur Großserienfertigung hinken derzeit deutlich hinterher.
• Kühlung wird vom Nebenaspekt zur strukturellen Designaufgabe: Die Wärmeentwicklung moderner Logikchips ist ungleichmäßig, weshalb DRAM künftig kunden- und anwendungsspezifisch entworfen werden muss – mit physischen Kühlpfaden direkt in Dies und 3D-Stapeln, die Wärme von der unteren Logikebene bis zur oberen Kühlschnittstelle leiten. DeBoer bezeichnete dies als die grundlegende Herausforderung für die Bandbreiten-Roadmaps von HBM4E, HBM5, HBM5E und vertikalem Speicher in den kommenden vier bis fünf Jahren.

In Rechenzentren steht HBM an der Spitze der Leistungspyramide, doch das Gesamtsystem stützt sich auf weit mehr als HBM allein: hochdichte DDR-Speichermodule und stromsparende DRAM-Module spielen eine größere, komplexere Rolle beim Ein- und Auslagern von Modellen sowie bei den enormen Speicheranforderungen des Key-Value-Caches (KV-Cache). Hochleistungs-NAND-SSDs, vor vier, fünf Jahren von vielen noch als schlechtes Geschäft abgetan, sind zu einem unerwartet starken Treiber der Nachfrage in Rechenzentren geworden. Am Edge benötigen auch Robotik- und Automobilanwendungen hohe Bandbreite, jedoch unter völlig anderen Strom- und Kostenvorgaben – was den ohnehin schon durch Rechenzentren verschärften DRAM-Mangel zusätzlich verstärkt. Micron hat öffentlich zugesagt, in den kommenden zehn Jahren rund 250 Milliarden Dollar in den Ausbau von Fabriken in den USA, Taiwan, Singapur und Japan zu investieren. DeBoer betonte jedoch, dass es in seinem Vortrag nicht um diese Expansion gehe: Die dringendste Aufgabe kurzfristig sei es, mit Innovation und Effizienz mehr aus der bestehenden Kapazität herauszuholen.

Speicher bestimmt den Preis eines KI-Tokens

Viele Systemengpässe würden sich kurzfristig nicht ändern, erklärte DeBoer, weshalb der Optimierungsspielraum vor allem in der Speicherbandbreite und ihrer effizienten Nutzung liege. Die Bandbreitengewinne bei HBM – von HBM3E zu den kommenden HBM4 und HBM4E – seien in den vergangenen Jahren der Haupttreiber sinkender „Tokenomics"-Kosten für KI gewesen, eine Entwicklung, die sich auch auf Smartphones, Post-Smartphone-Geräte und Automobilanwendungen erstreckt. Der nächste Schritt sei vertikales HBM, bei dem Speicher direkt auf den Logikchip gestapelt wird – geringere Kapazität, aber deutlich höhere Bandbreite, geeignet für bandbreitenhungrige Inferenz-Workloads, wobei diese Technik ebenfalls von einem ausgereiften Hybrid Bonding abhängt. Speicher physisch näher an die Recheneinheit zu rücken und so Widerstand und Leitungsverluste zu senken, verringert zudem die Energiekosten zwischen HBM und Logik. Bei optischen Verbindungen konzentriere sich DeBoer weniger auf Rack-zu-Rack-Verbindungen als auf optische Chip-zu-Chip-Verbindungen zwischen HBM und GPU – eine schwierigere Aufgabe mit längerem Zeithorizont. Selbst „Brute-Force"-Packaging – mehr HBM, mehr GPUs, größere Systeme – senkt die Token-Kosten. DRAM selbst bewege sich ebenfalls in Richtung 3D-Strukturen; anders als 3D-NAND werde sich die Kapazität dabei nicht auf einen Schlag verdoppeln, das reiche aber aus, um ein Jahrzehnt Bit-Wachstum zu tragen.

Micron baut zudem seinen auf KI fokussierten Venture-Fonds aus, um früher bei vielversprechenden Startups einzusteigen, und kündigte Ende August die Micron Research Labs an: eine Zusage von 10 Milliarden Dollar über zehn Jahre für die Zusammenarbeit mit Universitäten, nationalen Laboren und Startups an Forschung mit einem längeren Zeithorizont, als das Unternehmen bislang je finanziert hat. DeBoer fasste Microns Strategie als durchgehende Kette zusammen – von der Waferfertigung über die Zusammenarbeit mit Anlagenherstellern bis zum Co-Design mit Kunden auf Systemebene. Die Kapazität werde letztlich nachziehen; die unmittelbare Aufgabe sei es, aus dem Vorhandenen alles Mögliche herauszuholen.

Kühlung ist wie die Reifen: Ein noch so großer Motor und ein noch so voller Tank nützen nichts, wenn die Reifen keine Luft haben.

Drei Speicherriesen, eine Diagnose

DeBoers Warnung steht nicht allein. Laut dem taiwanischen Technologiemedium DigiTimes stimmten auf derselben Bühne der SEMICON Taiwan 2026 auch Führungskräfte von Samsung Electronics und SK Hynix mit Micron überein, dass sich klassisches, auf Interposern basierendes 2,5D-HBM einer Leistungsgrenze nähert und die Branche zu vertikalem 3D-Stacking sowie Bonding auf Wafer-Ebene übergeht, um den Übertragungsstromverbrauch zu senken und weitere Bandbreite freizusetzen. In einem separaten Artikel berichtete DigiTimes zudem, Micron erforsche „eng gekoppeltes DRAM" (tightly coupled DRAM), das mehr als das Zehnfache der HBM-Bandbreite bei deutlich geringerem Energieverbrauch pro Bit liefern könnte – ein Beleg dafür, dass die wachsende Kluft zwischen Prozessorleistung und Speicherbandbreite branchenweit, nicht nur bei Micron, als die entscheidende Grenze für die Skalierung von KI-Rechenleistung behandelt wird.

Was bedeutet das für deutsche Unternehmen, die auf KI-Rechenkapazität angewiesen sind – Cloud-Anbieter, Entwickler von KI-Software, Startups, die GPU-Kapazität bei Hyperscalern oder europäischen Anbietern mieten? Ein „schwer unterversorgter" Speichermarkt ist keine abstrakte Warnung, sondern zeigt sich unmittelbar in längeren Lieferzeiten und höheren Preisen für HBM-bestückte KI-Server und GPU-Module, sobald sich die Spotpreise für Speicher verknappen. Lieferverträge frühzeitig zu sichern und im Budget Spielraum für steigende Kosten einzuplanen, wird damit realistischer als kurzfristiges Nachbestellen. Und weil Kühlung selbst zu einem strukturellen Engpass geworden ist, zählt die thermische und elektrische Planung von Rechenzentren und KI-Hardware am Edge inzwischen genauso viel wie der Chip selbst.